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解讀文氏電橋振蕩電路設計

2020年08月08日 15:24 ? 次閱讀

文氏電橋振蕩電路(Wien bridge oscillator circuit),簡稱“文氏電橋”,是一種適于產生正弦波信號的振蕩電路之一,此電路振蕩穩定且輸出波形良好,在較寬的頻率范圍內也能夠容易調節,因此應用場合較為廣泛。

如下圖所示為基本文氏電橋振蕩電路:

解讀文氏電橋振蕩電路設計

其中,R1、R2、C1、C2組成的RC串并網絡將輸出正反饋至同相輸入端,R3、R4則將輸出負反饋至運放的反相輸入端,電路的行為取決于正負反饋那一邊占優勢(為便于分析,通常都假設R1=R2=R且C1=C2=C,當然這并不是必須的)。

可以將該電路看作對A點輸入(即同相端電壓)的同相放大器,因此該電路的放大倍數如下:

解讀文氏電橋振蕩電路設計

可以證明,當放大倍數小于3時(即R4/R3=2),負反饋支路占優勢,電路不起振;當放大倍數大于3時,正反饋支路占優勢,電路開始起振并不是穩定的,振蕩會不斷增大,最終將導致運放飽和,輸出的波形是削波失真的正弦波。

只有當放大倍數恰好為3時,正負反饋處于平衡,振蕩電路會持續穩定的工作,此時輸出波形的頻率公式如下所示:

解讀文氏電橋振蕩電路設計

也可以這樣理解:電路剛上電時會包含頻率豐富的擾動成分,這些擾動頻率都將會被放大,隨后再縮小,依此循環,只有擾動成分的頻率等于f0時,放大的倍數為3,而縮小的倍數也為3,電路將一直不停地振蕩下去,也就是說,頻率為f0的成分既不會因衰減而最終消失,也不會因一直不停放大而導致運放飽和而失真,相當于此時形成了一個平衡電橋。

但是這個電路的實際應用幾乎沒有,因為它對器件的要求非常高,即R4/R3必須等于2(也就是放大倍數必須為3),只要有一點點的偏差,電路就不可能穩定地振蕩下去,因為元件不可能十分精確,就算可以做到,受到溫度、老化等因素,電路也可會出現停振(放大倍數小于3)或失真(放大倍數大于3)的情況。

我們用下圖所示的電路參數進行仿真:

解讀文氏電橋振蕩電路設計

當R4=100K時,放大倍數為11,輸出波形如下圖:

解讀文氏電橋振蕩電路設計

當R4=30K時,放大倍數為4,輸出波形如下圖:

解讀文氏電橋振蕩電路設計

當R3=21K時,放大倍數為3.1倍,輸出波形如下圖所示:

解讀文氏電橋振蕩電路設計

當R3=20.1K時,放大倍數為3.01倍,輸出波形如下圖所示:

解讀文氏電橋振蕩電路設計

注意縱軸單位為mV(毫伏),此時電路起振后不斷地放大導致幅度增加(此圖只是一部分),但由于放大倍數太小,因此達到大信號電平需要更長的時間。

當R3=20K時,放大倍數為3倍,輸出波形如下圖所示:

解讀文氏電橋振蕩電路設計

注意縱軸單位為pV(皮伏),放大倍數太小,一直都處在小信號狀態,什么時候達到大信號狀態也無從得知,因此這里就沒圖了,不好意思。

當R3=15K時,放大倍數為2.5倍(負反饋占優勢),如下圖所示:

解讀文氏電橋振蕩電路設計

把局部放大后如下圖所示,注意縱軸單位

解讀文氏電橋振蕩電路設計

可以看到,電路的放大倍數越大,則電路越容易起振,但只要放大倍數超過3,則輸出波形都將出現削波失真,如果放大倍數設置恰好為3,則仿真時間要等很久才會有結果。實際用器件搭電路時,要做到放大倍數為3.00000XXXX可真不是件容易的事。

為了讓電路更容易應用于實踐,我們有必要對其進行優化,如下圖所示:

解讀文氏電橋振蕩電路設計

我們的修改思路是這樣:當電路開始振蕩時保證放大倍數大于3,這樣可以使得電路容易起振,而當電路的振蕩幅度增大到某個程度時,將其放大倍數自動切換為小于3,這樣就能限制振蕩的最大幅度,從而避免振蕩波形出現削波失真。

這里增加了R5、D1、D2,當振蕩信號比較小時,二極管沒有導通,因此R5、D1、D2支路相當于沒有,因此放大倍數大于3,而當振蕩信號比較大時,二極管導通,相當于R5與R4并聯,這樣放大倍數就會小一些(合理設置R5的阻值,可以使其放大倍數小于3)。

我們用下圖所示的電路參數進行仿真:

解讀文氏電橋振蕩電路設計

其輸出波形如下圖所示:

解讀文氏電橋振蕩電路設計

下圖為局部放大的波形圖,可以看到,此時的輸出波形不再有失真。

解讀文氏電橋振蕩電路設計

實際應用中,我們也可能需要單電源供電的振蕩電路,如下圖所示:

解讀文氏電橋振蕩電路設計

在單電源供電系統中,我們增加了電阻R6與電容C3,電阻R6的值通常與R1相同,這樣兩者對直流正電源VCC分壓,則有A點的電位為(VCC/2),再利用電容C3的“隔直流通交流”特性,使R4(R5)引入直流全負反饋,此時相當于一個電壓跟隨器,因此輸出靜態時輸出電壓為VCC/2,此時電路的直流通路等效如下圖所示:

解讀文氏電橋振蕩電路設計

我們用下圖所示的電路參數進行仿真:

解讀文氏電橋振蕩電路設計

其輸出波形如下圖所示:

解讀文氏電橋振蕩電路設計

可以看到,輸出正弦波是以6V(即12V的一半)作為中點的。

也有如下圖所示相似的電路,讀者可自行仿真,原理是一致的。

解讀文氏電橋振蕩電路設計

從原理上很容易看出,電路輸出波形的幅度與二極管的正向壓降有很大的關系,我們可以用下圖所示電路來擺脫這個問題:

解讀文氏電橋振蕩電路設計

N溝道JFET的閥值電壓VTH為負壓,當VGS=0時(即電路剛上電時),源-漏導通而將R5短接到地,R5與R3并聯再與R4組成負反饋,此時電路的放大倍數約為3.3(大于3),電路開始起振,振蕩的幅度也會越來越大;當輸出負壓足以使VGS《VTH時,JFET截止,此時電路的放大倍數約為2.9(小于3),此電路的輸出幅值約為JFET的閥值電壓(負壓)加一個二極管壓降,即VTH+VD,其輸出波形如下圖所示:

解讀文氏電橋振蕩電路設計

下圖也是一種穩幅電路,如下圖所示,讀者可自行分析:

解讀文氏電橋振蕩電路設計

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